ハードウェア構成法実験 第3回

2016-04-28

課題3

  1. Xilinx Vivadoをインストールせよ。
  2. 符号なし整数除算器をSystem Verilogで記述せよ。(なお、昨年度の受講者もSystem Verilogを用いること
  3. 除算器moduleのインターフェースは以下に定義するものとし、外部からのclockの立ち上がりで、入力をラッチし、答えをそのクロック内で反映させるようにせよ。
                        
    module nadeko (
        input logic clk, // 外部からのclock
        input logic[2:0] dividend, // 割られる数
        input logic[1:0] divisor, // 割る数
        output logic[2:0] quotient // 商
    );
                    
                
  4. 記述した除算器を、配布するテストベンチでテストし、正しいことを確認せよ。

配布テストベンチ

要求項目

締切は 2016-05-11 20:00:00 JST

Vivadoインストールについては以下のページを参照のこと

インストール

除算真理値表